数字加法器设计报告（精选2篇）
数字加法器设计报告 篇1
适用场景：eda工具操作培训、vhdl电路设计学习
本文要点：半加器原理图设计、全加器功能仿真、逻辑符号生成操作
行文逻辑：建立工程→图形输入设计→编译调试→仿真测试→结果分析
一、实验目的
1、了解加法器的基本原理。掌握组合逻辑电路在quartusⅱ中的图形输入方法及文本输入方法。
2、学习和掌握半加器、全加器的工作和设计原理
3、熟悉eda工具quartusii和modelsim的使用，能够熟练运用vriloghdl语言在quartusii下进行工程开发、调试和仿真。
4、掌握半加器设计方法
5、掌握全加器的工作原理和使用方法
二、实验内容
1、建立一个project。
2、图形输入设计：要求用vhdl结构描述的方法设计一个半加器
3、进行编译，修改错误。
4、建立一个波形文件。（根据真值表）
5、对该vhdl程序进行功能仿真和时序仿真simulation
三、实验步骤
1、启动quartusⅱ
2、建立新工程newproject
3、设定项目保存路径＼项目名称＼顶层实体名称
4、建立新文件blokdiagram/schematicfile
5、保存文件file/save
6、原理图设计输入
元件符号放置通过editx>symbol插入元件或点击图标
元件复制
元件移动
元件转动
元件删除
管脚命名pinxname
元件之间连线（直接连接，引线连接）
7、保存原理图
8、编译：顶层文件设置，projectx>setastopxlevel
开始编译processingx>startcompilation
编译有两种：全编译包括分析与综合（analysis&synthesis）、适配(fitter)、编程（assembler）时序分析（classicaltiminganalysis）4个环节，而这4个环节各自对应相应菜单命令，可单独发布执行也可以分步执行
9、逻辑符号生成?filecreat/xupdatex>createsymbolfileforcurrentfile
10、仿真
建立仿真wenjian
添加需要的输入输出管脚
设置仿真时间
设置栅格的大小
设置输入信号的波形
保存文件，仿真
功能仿真：主要检查逻辑功能是否正确，功能仿真方法如下：
1tool/simulatortool，在simulatormode下选择functional，在simulationinput栏中指定波形激励文件，单击gencratorfunctionalsimulatornetist，生成功能仿真网表文件。
四、实验现象
任务1:逻辑符号生成
任务2：采用基本逻辑门电路设计，异或设计半加器
任务3、全加器设计
逻辑符号：
原理图：
结果：
任务4、用半加器，设计全加器
五、实验体会
通过这次实验，初步熟悉了vhdl语言的原理图设计输入。
数字加法器设计报告 篇2
适用场景：电路设计实训、电子工程课程作业
本文要点：图形法设计半加器、元件例化法设计全加器、Verilog HDL设计多位加法器
行文逻辑：复习加法器原理→设计半加器→设计全加器→仿真验证→定时分析
1） 实验目的
（1） 复习加法器的分类及工作原理。
（2） 掌握用图形法设计半加器的方法。
（3） 掌握用元件例化法设计全加器的方法。
（4） 掌握用元件例化法设计多位加法器的方法。
（5） 掌握用Verilog HDL语言设计多位加法器的方法。
（6） 学习运用波形仿真验证程序的正确性。
（7） 学习定时分析工具的使用方法。
2） 实验原理
加法器是能够实现二进制加法运算的电路，是构成计算机中算术运算电路的基本单元。目前，在数字计算机中，无论加、减、乘、除法运算，都是化为若干步加法运算来完成的。加法器可分为1位加法器和多位加法器两大类。1位加法器有可分为半加器和全加器两种，多位加法器可分为串行进位加法器和超前进位加法器两种。
（1）半加器
如果不考虑来自低位的进位而将两个1位二进制数相加，称半加。实现半加运算的电路则称为半加器。若设A和B是两个1位的加数，S是两者相加的和，C是向高位的进位。则由二进制加法运算规则可以得到。
（2）全加器
在将两个1位二进制数相加时，除了最低位以外，每一位都应该考虑来自低位的进位，即将两个对应位的加数和来自低位的进位三个数相加，这种运算称全加。实现全加运算的电路则称为全加器。
若设A、B、CI分别是两个1位的加数、来自低位的进位，S是相加
的和，C是向高位的进位。则由二进制加法运算规则可以得到：
3）
（1）
（2）
（3） 实验内容及步骤 用图形法设计半加器，仿真设计结果。 用原件例化的方法设计全加器，仿真设计结果 用原件例化的方法设计一个4为二进制加法器，仿真设计结果，
进行定时分析。
（4） 用Verilog HDL语言设计一个4为二进制加法器，仿真设计结
果，进行定时分析。
（5） 分别下载用上述两种方法设计4为加法器，并进行在线测试。
4)设计
1）用图形法设计的半加器，如下图1所示，由其生成的符号如图2
所示。
2）用元件例化的方法设计的全加器如图3所示，由其生成的符号如图4所示。
图三：
图四：
5）全加器时序仿真波形如图下图所示
6）心得体会：
第一次做数字系统设计实验，老师给我们讲了用图形法设计的全过程。在这次过程中，我进一步加强对理论知识的学习，将理论与实践结合起来。实验过程中遇到了一个小问题是生成半加器符号，后来发现缺了File/Create Default这一步。通过这一次的失误，我明白了做事要认真！最后将实验做出来了，体味了成功的喜悦！通过这次实验我复习了加法器的分类及工作原理，
并掌握了用图形法设计半加器的方法，掌握了用元件例化法设计全加器的方法，掌握了用元件例化法设计多位加法器的方法，掌握了用Verilog HDL语言设计多位加法器的方法，学习了运用波形仿真验证程序的正确性，学习定时分析工具的使用方法。
