eda实习报告

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贵州师范大学学生

实习报告

科目：eda实习

专业: 电气工程及其自动化

班级: 10电气

姓名: 李启应

学号: 101401010202

实验项目名称：数字电子钟的设计

实验项目性质：普通试验

所属课程名称：vhdl程序设计

一、 实验目的

1 学习 vhdl语言的一些基本特点。

2 掌握vhdl程序的基本结构。

3掌握vhdl程序设计方法。

4 要能够用vhdl语言读懂并编写eda程序，对eda设计的总体框架能有较好的把握，掌握各模块的调用方式。

二、 实验内容和要求

设计一个数字时钟，显示时(2位)，分(2位)，秒(2位)，具体要求是：具有时分秒计数显示功能，以24小时循环计时;数码管动态显示时，分，秒;具有清零功能。

在软件工具平台上，进行vhdl语言的各模块编程输入、编译实现和仿真验证。

三、 实验主要仪器设备和材料

计算机，开发环境ma_-plusii，zy11eda实验系统，vhdl语言。

四、 实验方法、步骤及结果测试

1、设计思路：

数字钟的主体是计数器，它记录并显示接收到的秒脉冲个数，其中秒和分位60进制计数器，小时为24进制计数器，分别产生3位bcd码。bcd码经译码，驱动后接数码显示电路。

根据实验要求，将设计分为5个主要部分，时功能模块、分功能模块、秒功能模块、扫描仪功能模块和7段led功能模块。 在时、分、秒模块中，包括复位和预置数，其主要思路如下：

秒钟的模块：设计一个60进制的计数器，以clk为其时钟信号，每60个clk后产

生一个进位信号cf给分钟模块，作为分钟进程的响应信号。

秒钟模块vhdl程序见附录1:

仿真波形如下：

封装如下图：

分钟的模块：同理于秒钟的模块，设计一个60进制的计数器，以cfm为其时钟信号，每60个cfm后产生一个进位信号cfm给小时模块，作为小时模块进程的响应信号。 分钟模块vhdl程序见附录二:

小时的模块：为24进制计数器，在分的进位信号cfm的激发下计数，从0到23的时候产生一个信号cfh，全部清0，重新开始计时。

小时模块vhdl程序见附录三:

扫描仪模块：在扫描仪内部，有一个3-8译码器的片选信号，当3-8译码器的片选信号为000时，片选信号选中7段led模块中的秒的个位，当3-8译码器的片选信号为001时，片选信号选中7段led模块中的秒的十位，当3-8译码器的片选信号为010时，片选信号选中7段led模块中的分的个位，当3-8译码器的片选信号为011时，片选信号选中7段led模块中的分的十位，当3-8译码器的片选信号为100时，片选信号选中7段led模块中的时的个位，当3-8译码器的片选信号为101时，片选信号选中7段led模块中的时的十位，就这样动态扫描，当输入的时钟信号频率很高的时候，就形成了我们的时钟。